Добавление поддержки Verilog поверх AST-дерева VHDL.
Демонстрация результатов работы по проверки концепции
Ваш адрес email не будет опубликован. Обязательные поля помечены *
Комментарий *
Имя *
Email *
Сайт
Сохранить моё имя, email и адрес сайта в этом браузере для последующих моих комментариев.
Добавить комментарий