Доклад по данной теме был представлен на ежегодной отраслевой конференции Микроэлектроника.

Доклад раскрывает особенности трансляции исходных Verilog/SystemVerilog проектов в исполняемый код, минуя часть абстрактного семантического графа (AST, abstract syntax tree). Последний — формируется при компиляции исходных кодов в САПР цифрового моделирования. Использовать AST также можно и в инструментах «автодополнения кода», которые часто встречаются в современных IDE.